• Tukwila : Contrairement à ce que l’on pourrait penser, Tukwila n’est pas le monstre qui vient vous planter une fourchette dans le front lorsque vous prononcez son nom trois fois de suite dans un miroir. Non. Tukwila, c’est le prochain processeur de la famille Itanium d’Intel. Et il cumule les superlatifs. Quad Core, 2 milliards de transistors, Multi-threading, QuickPath (voir plus bas), double contrôleur mémoire intégré et performances estimées deux fois supérieures au Itanium double cœur actuel (vraiment étrange pour un quad core). Quant à son cache, il atteint maintenant 30 Mo en totalité, soit, selon nos informations, 256 Ko de cache L2 Données, 512 Ko de cache L2 Instruction et 6 Mo de cache L3. Tout cela par cœur bien sûr, comme la récitation. Pour arriver à 30 Mo, un "cache de cohérence" global viendra compléter l’ensemble.

• Dunnington : Nom de code des prochains Xeon MP gravés en 45 nm. Ces processeurs embarqueront six cœurs sur un unique die et seront équipés de 16 Mo de cache L3. On peut maintenant parler de CPU hexa core sans être ridicule.

• Nehalem : Successeur de l’architecture Core 2 actuelle, Nehalem sera basé sur une toute nouvelle architecture (dixit Intel). C’est à la fois vrai et faux. Faux parce que le cœur d’exécution sera essentiellement basé sur celui du Core 2 Actuel, vrai parce que tout le reste change fondamentalement. Voyons ça en détails et complétons le dossier paru dans le dernier Canard PC :

Cœur d’exécution : Bien que largement basée sur celui des Core 2 actuels, le cœur d’exécution de Nehalem embarquera toutefois quelques améliorations. La principale, c’est le grand retour de l’Hyperthreading ! Afin de mieux utiliser les ressources du cœur, Il sera donc possible de traiter deux tâches par cœur, comme sur les anciens Pentium 4. Un CPU doté de quatre cœurs sera donc vu comme un CPU à huit cœurs par le système d’exploitation. Si le procédé pouvait être efficace sur les architectures à pipeline long comme le P4 (30+ étages), rien n’indique qu’il apporte quelque chose aux processeurs à pipeline court comme Nehalem (14 étages). Intel indique aussi avoir accéléré l’unité OOO (Out of Order) afin de traiter plus d’instructions par cycle d’horloge. Enfin, l’efficacité des caches sera également optimisée.

Caches : Grâce à un accès plus rapide des données non alignées et un nouveau prédicateur de branchement, Intel espère améliorer le rendement des caches, et tout particulièrement celui du L2. Pour cela, Intel adopte un L2 de 256 Ko seulement, mais nettement plus rapide que celui des Core 2 ainsi qu’un TLB de second niveau à 512 entrées. Sans rentrer dans les détails, ceci devrait permettre de compenser l’importante baisse d’efficacité du cache L2 provoquée par les 4 cœurs dopés à l’Hyper-Threading. Bien sûr, un cache L3 de 8 Mo, partagé entre les cœurs, viendra compenser la faible taille du L2. Pour peu, on pourrait dire que Nehalem disposera d’un cache L1 de 256 Ko et d’un cache L2 partagé de 8 Mo, tant l’architecture de ceux-ci est bouleversée par rapport aux processeurs actuels.

SSE 4.2 : Une fois n’est pas coutume, avec cette nouvelle addition au jeu d’instructions SSE, Intel ne vous promet pas d’encoder plus vite vos vidéos. Cette fois, il est question de traitement sur des chaînes de texte et d’accélération sur des flux XML. Ne riez pas, SSE 4.2 permettra peut-être à Norton de ne pas utiliser 100% des ressources CPU de votre Quad Core lors de l’analyse virale. Ou pas.

QuickPath : QPI, anciennement CSI, n’est ni plus ni moins que la fin du FSB. De la même façon qu’AMD a remplacé le FSB par l’HyperTransport, Intel intègre le contrôleur mémoire dans ses processeurs et se dote d’un protocole ultra-rapide pour les interconnexions (avec d’autres processeurs ou avec le chipset). Côté IMC (Integrated Memory Controller), Nehalem supportera la DDR3-800, 1066 et 1333 à raison de 2 canaux pour les processeurs Desktop et 3 canaux pour les serveurs. Chaque canal pourra accueillir trois modules de mémoires. Intel promet une très faible latence couplée à une importante bande passante.

Modularité : Dernier point, et non des moindres, Nehalem sera le premier processeur conçu pour la modularité. En clair, un processeur Nehalem pourra être constitué de différents "blocs" assemblés entre eux à la manière de Lego. Ces blocs pourront être : des blocs cœurs d’exécutions, des blocs cache, des blocs contrôleurs mémoire, des blocs QPI ou encore des blocs cœurs graphiques. Pour Intel, il sera donc possible de commercialiser une vaste gamme de processeurs spécialement adaptée à tel ou tel besoin.

• Sandy Bridge : Encore plus loin dans le futur, Intel donne une information intéressante sur Sandy Bridge, le remplaçant de Nehalem en 2010. Celui-ci intégrera l’AVX (Advanced Vector Extension), qui semble bien être le successeur du SSE. Au programme : des registres qui passent de 128 bits à 256 bits (soit un débit double en sortie si le nombre d’instructions par cycle est maintenu), la possibilité de faire du réarrangement de données dans ces 256 bits (ex : traiter un registre de 256 bits comme 4 registres de 64 bits), la possibilité d’utiliser trois opérandes au lieu de deux actuellement.

• Larabee : Bien qu’Intel reste toujours autant dans le flou quant à Larabee, son concept massivement multi-cœurs, quelques détails interpellent. Tout d’abord, Intel parle de plus en plus de "Visual Computing Architecture" et utilise des termes bien proches de celui des GPU comme "Photorealistic 3D Rendering", "High Definition Video" et autres blabla marketing. De là à penser que Larabee sera finalement un GPU, il n’y a qu’un pas. Nous en saurons probablement plus à l’IDF.